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在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能.为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路.该电路将时钟的传输电路放入DLL的反馈环路.利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题.
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Source ：
计算机工程
ISSN： 1000-3428
Year： 2008
Issue： 7
Volume： 34
Page： 245-247
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