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时间同步在无线传感器网络系统中起着非常重要的作用。文章分析了MRN-SCS算法在时钟同步中的不足，节点在移动同步周期内、在第二个周期同步之前，随着时间的增大，时钟偏移量也会增大，在对时钟同步有较高精度要求的应用中，就需要对发生了时钟偏移的节点进行实时同步。针对这种应用场景的需求，文章提出了对节点进行安全实时同步的两种方法——基于自评机制的实时同步方法和基于移动参考节点的实时同步方法。仿真对比实验结果显示，文章算法较MRN-SCS算法更加有效地提高了同步精度和安全性。

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无线传感器 时钟同步 安全方案

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针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法.基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计.结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛.

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时序收敛 时钟树综合 物理设计 有用时钟偏移

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本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法.应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20％.

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时序收敛 集成电路 多源时钟树 时钟树综合

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扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中.该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本.但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例.针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛.最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛.

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锁存器 扫描链测试 时序收敛 可测性设计 时钟偏移

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随着芯片设计向更高的频率发展,传统的时钟树综合策略是尽量减小时钟偏移,但是这样的时钟树综合策略已经逐渐不能满足时序收敛的需要,因此引入了有效时钟偏移的概念.文章通过一个在,TSMC 0.13μm工艺并流片成功的芯片BES7000作为设计实例,分析了有效时钟偏移引入之后对改进时序建立时间的效果.

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有效时钟偏移 时钟树综合 时序收敛

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以一款基于HJTC 0.18μm工艺的YAK SOC芯片为例,根据其时钟结构,提出一种能有效减小时钟偏移的方法,该方法通过在门级将时钟根节点分解成若干伪时钟源实现.基于该方法,采用布局布线工具,对YAK SOC芯片进行时钟树综合,得到了较好的效果.给出了一种采用缓冲器和反相器相结合构建时钟树以降低时钟树功耗的方法.通过完成物理设计和功耗分析的数据对比,证明了该优化方法的可行性.

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时钟树综合 专用集成电路 深亚微米 片上系统 时钟偏移

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为了解决用传统时钟树综合策略来设计芯片只能尽量减小时钟偏移,而不能满足时序收敛的问题,文中引入了有效时钟偏移的概念,并通过在TSMC0.13μm工艺下流片成功的芯片BES7000作为设计实例,分析了有效时钟偏移引入之后对改进时序建立时间的效果.

Keyword ：

有效时钟偏移 时钟树综合 时序收敛

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目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移.但是,有时这样做并不能达到系统要求的时钟偏移.以一款SMIC 0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因.介殚绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的.

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手动优化 时钟树综合 时钟偏移 Astro

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