A　digital　decimation　filter　in　a　3rd-order　Sigma-Delta　analog-to-digital　converter　(Σ-Δ　ADC)　is　proposed　in　this　paper.　The　digital　filter　consists　of　a　cascaded　integrator　comb　(CIC)　filter,　a　compensation　filter,　a　half-band　filter,　and　a　configurable　decimation　multiple　module.　CSD　coding　is　used　and　the　FIR　filter　structure　is　optimized　in　this　paper　to　greatly　reduce　the　area　of　the　multiplier　and　the　number　of　registers.　The　decimation　factor　can　be　configured　from　512　to　4096,　and　the　signal-to-noise　ratio　(SNR)　performance　increases　with　higher　decimation　factor.　Cooperating　with　a　3rd-order　1-bit　modulator,　this　design　can　achieve　129dB　SNR　with　a　512　decimation　factor.　Simulation　results　shows　that　this　design　has　realized　the　complete　function　of　the　digital　sampling　filter　with　configurable　sampling　multiples.　©　2021　IEEE.