Indexed by：
Abstract：
本发明公开了一种电容阵列减少的Nbits per circle高速低功耗SARADC，包括：采样开关，(N+1)组电容阵列和模拟数字转换单元。采样电路连接电容阵列的下极板，将输入信号采样到电容阵列的下极板上。电容阵列的另一端连接模拟数字转换单元。电容阵列的上极板电压VP、电压VM1～VMi和电压VN输入到模拟数字转换单元的电压比较器中，并进行并行比较。m位比较结果经过模拟数字转换单元中的逻辑电路得到N位数字码输出。通过逻辑电路的控制，电容阵列下极板的输入电压被精确调节，以改变电压VP、电压VM1～VMi和电压VN的值，为下一周期的电容上极板电压比较作好准备。本发明有效地平衡了转换速度和功耗之间的关系，从而在保持高速转换性能的同时，降低ADC整体功耗。
Keyword：
Reprint Author's Address：
Email：
Patent Info ：
Type： 发明申请
Patent No.： CN202411115332.4
Filing Date： 2024-08-14
Publication Date： 2024-12-03
Pub. No.： CN119070817A
Applicants： 北京工业大学
Legal Status： 实质审查
Cited Count：
SCOPUS Cited Count：
ESI Highly Cited Papers on the List： 0 Unfold All
WanFang Cited Count：
Chinese Cited Count：
30 Days PV： 3
Affiliated Colleges：
