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本文提出了一个高度模块化、可重用的条件接收信息过滤器IP核设计.高度模块化使用户可以随意增减过滤器的个数,而可重用性使本IP核可方便地和多种总线相连.整个设计采用verilog语言,在Altera的FPGA和Artisan的0.13μm库进行了综合和验证.最终在Artisan的0.13μm库上实现最高时钟114MHz.
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有线电视技术
ISSN： 1008-5351
Year： 2008
Issue： 5
Volume： 15
Page： 33-35
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